Conception de circuits intégrés
L’Offre de services d’ingénierie de conception ITGE (Intégration à Très Grande Échelle)
Signal analogique et mixte
- Excellent dans l’analyse et la conception de circuits
- Maîtrise de la mise en page, de la vérification et du débogage
- Expert dans l’utilisation de Cadence ADE, Spectre, HSPICE, etc.
- Expérience dans une variété de technologies allant des nœuds de processus 0.6um, 0.5um, 0.35um, 130nm, 90nm à 65nm
- Expérience dans les tests de CI de gestion de l’alimentation
Mise en page analogique intégrale
- Excellent pour la mise en place de CI de gestion de l’énergie (Buck, Boost, LDO, chargeurs, blocs d’alimentation et chargeurs sans fil)
- Expert dans l’utilisation d’outils CAO (Conception Assistée par Ordinateur) électronique tels que Tanner Ledit, Tanner Hyper Verification, Cadence ADE, Cadence Dracula, Mentor Graphic Pyxis, Calibre LVS/DRC et PEX
- Expérience dans la construction de librairies Tcells/Pcells sur PDKs, Xreft, tech/affichage pour de nouveaux processus
Numérique/CLP (Circuit Logique Programmable)
- Excellence dans le développement de prototypes/IP sur CLP (chiffrement et authentification, convertisseur PCIe (PCI Express) vers SATA, Disque Dur SSD, transfert de données collectées par des capteurs, CAN (Convertisseur Analogique-Numérique) … vers le tableau ARM, traitement des images pour applications médicales)
- Expérience dans la conception basée sur l’architecture ARM, protocole bus (AHB, ABW, I2C, USB), contrôleur NVM
- Maîtrise des langages de script : C/C ++, Verilog, VHDL, Système Verilog, Système C, Matlab
Implémentation physique de SoC (Système sur une Puce)
- Expérimenté dans l’exploitation des puces de conversion d’énergie SoC sans fil, réseau, MCU (Microcontrôleurs) basés sur l’architecture ARM, et puces numériques sur la plateforme Power Conversion.
- Expert dans l’utilisation des jeux d’outils de conception physique Apache, Redhawk, Synopsys Design Compiler, Design Compiler Graphical (DCG), Primetime, Primetime PX, Synopys Galaxy Platform comprenant ICC et StarRC, Cadence Conformal (LEC), Cadence Conformal à puissance faible, RTL Compiler, RTL Compiler Physical (RCP), Apache PathFinder.
- Expérimenté dans la conception à faible consommation d’énergie, des étapes d’architecture aux étapes de mise en œuvre physique, incluant : l’amélioration de la structure de puissance en fonction des besoins en énergie, la connaissance de la mise en œuvre de techniques de réduction de puissance (optimisation de la dynamique, optimisation multi-Vt, synchronisation d’horloge, îlots de tension, mise à l’échelle dynamique de la fréquence de tension (DVFS), et mise à l’échelle adaptée de la fréquence de tension (AVS)).
- Expérimenté dans le nœud de processus 28 nm (20 mil portes 440 MHz).
Études de cas
Compteur postal et équipement pour salle de courrier
Pour conserver sa position de leader sur ce marché hautement concurrentiel, le client a défini une stratégie visant à renforcer les activités de recherche et de développement sans augmenter les coûts, à moins de pouvoir en faire plus avec le même budget. La bonne réponse à cette stratégie : un service de sous-traitance d’une entreprise de logiciels capable de fournir un grand nombre de ressources hautement qualifiées avec un coût de main-d’œuvre peu élevé.
Développement du système audio
Le client a développé le système audio UniPhier qui comportait de nombreux composants. Il souhaitait ainsi établir un partenariat informatique pour développer 3 parties du système, à savoir :
- Pilote de périphérique universel récepteur/émetteur asynchrone pour envoyer et recevoir des messages depuis l’outil de test (côté PC) à l’aide de l’interface UART ;
- PNL pour transférer et traiter les messages entre le pilote de périphérique UART et le fichier PIF ;
- PIF pour implémenter les fonctionnalités de média du système audio UniPher.